Diseño y construcción de un analizador lógico de 8 canales
El objetivo de esta tesis consiste en diseñar y construir un interfaz para transformar un osciloscopio común de 2 canales en un analizador que permita desplegar simultáneamente 8 señales digitales, para ello se toman muestras de las 8 líneas digitales simultáneamente las cuales son almacenadas en un...
| Main Authors: | , |
|---|---|
| Other Authors: | |
| Format: | bachelorThesis |
| Language: | spa |
| Published: |
2014
|
| Subjects: | |
| Online Access: | http://dspace.ucuenca.edu.ec/handle/123456789/6560 |
| _version_ | 1785802436677468160 |
|---|---|
| author | Carangui Saico, Manuel Jhovani Pérez Reinoso, Freddy Geovanny |
| author2 | Doutreloigne, Jan |
| author_facet | Doutreloigne, Jan Carangui Saico, Manuel Jhovani Pérez Reinoso, Freddy Geovanny |
| author_sort | Carangui Saico, Manuel Jhovani |
| collection | DSpace |
| description | El objetivo de esta tesis consiste en diseñar y construir un interfaz para transformar un osciloscopio común de 2 canales en un analizador que permita desplegar simultáneamente 8 señales digitales, para ello se toman muestras de las 8 líneas digitales simultáneamente las cuales son almacenadas en una memoria de acceso aleatorio RAM, de la velocidad con que se tome estas muestras depende la base de tiempo del sistema, la cual se puede controlar exteriormente. Luego de almacenadas las muestras se las lee a una velocidad fija (velocidad de barrido), una vez los datos en el bus interior, se le suma una cantidad adecuada de voltaje para que pueda manejar las placas deflectoras verticales y coloque los bits a una altura adecuada en la pantalla. La base de tiempo (deflexión horizontal), se genera exteriormente de manera que se usa el disparo en modo XY en el osciloscopio |
| format | bachelorThesis |
| id | oai:dspace.ucuenca.edu.ec:123456789-6560 |
| institution | Universidad de Cuenca |
| language | spa |
| publishDate | 2014 |
| record_format | dspace |
| spelling | oai:dspace.ucuenca.edu.ec:123456789-65602020-08-03T17:09:29Z Diseño y construcción de un analizador lógico de 8 canales Carangui Saico, Manuel Jhovani Pérez Reinoso, Freddy Geovanny Doutreloigne, Jan Analizador Logico Electronica El objetivo de esta tesis consiste en diseñar y construir un interfaz para transformar un osciloscopio común de 2 canales en un analizador que permita desplegar simultáneamente 8 señales digitales, para ello se toman muestras de las 8 líneas digitales simultáneamente las cuales son almacenadas en una memoria de acceso aleatorio RAM, de la velocidad con que se tome estas muestras depende la base de tiempo del sistema, la cual se puede controlar exteriormente. Luego de almacenadas las muestras se las lee a una velocidad fija (velocidad de barrido), una vez los datos en el bus interior, se le suma una cantidad adecuada de voltaje para que pueda manejar las placas deflectoras verticales y coloque los bits a una altura adecuada en la pantalla. La base de tiempo (deflexión horizontal), se genera exteriormente de manera que se usa el disparo en modo XY en el osciloscopio Ingeniero Eléctrico Cuenca 2014-06-24T21:17:44Z 2014-06-24T21:17:44Z 1998 bachelorThesis http://dspace.ucuenca.edu.ec/handle/123456789/6560 spa TE-222 openAccess http://creativecommons.org/licenses/by-nc-sa/3.0/ec/ application/pdf application/pdf |
| spellingShingle | Analizador Logico Electronica Carangui Saico, Manuel Jhovani Pérez Reinoso, Freddy Geovanny Diseño y construcción de un analizador lógico de 8 canales |
| title | Diseño y construcción de un analizador lógico de 8 canales |
| title_full | Diseño y construcción de un analizador lógico de 8 canales |
| title_fullStr | Diseño y construcción de un analizador lógico de 8 canales |
| title_full_unstemmed | Diseño y construcción de un analizador lógico de 8 canales |
| title_short | Diseño y construcción de un analizador lógico de 8 canales |
| title_sort | diseño y construcción de un analizador lógico de 8 canales |
| topic | Analizador Logico Electronica |
| url | http://dspace.ucuenca.edu.ec/handle/123456789/6560 |
| work_keys_str_mv | AT caranguisaicomanueljhovani disenoyconstrucciondeunanalizadorlogicode8canales AT perezreinosofreddygeovanny disenoyconstrucciondeunanalizadorlogicode8canales |